記憶體的使用至今已有近 50 多年的歷史，過去半導體的發展和應用不像現在如此先進及多元。從過去的 PC 與 NB 產品到手機、挖礦機的應用，再到 2024 年熱門的電動車及 AI 的風起雲湧，推動半導體邁向新的應用。
AI 應用需要執行強大的運算功能，大幅提升 SoC (系統單晶片) 內的記憶體占比。而傳統的 March C 演算法，已無法滿足各家晶圓業者對產品良率的要求。如果使用演算法無法有效的找出記憶體的瑕疵，就無法進一步使用修復的技巧將晶片回復到可以使用的狀態。為了滿足客戶對記憶體高強度及彈性化的測試需求，進而有效控制 DPPM (Defective Parts Per Million, 每百萬個產品所發生的不良品數量)，芯測科技所開發的 UDA (User-Defined Algorithm, 使用者自定義演算法開發平台) 和 EZ-TEC (Tasy-Test Element Change)，能提供客戶最佳的測試解決方案。
UDA 使用者自定義演算法開發平台能夠滿足客戶對測試演算法的彈性化及自定義的需求。設計工程師可以使用 GUI (圖形化操作介面) 快速產生記憶體測試演算法。而 CIM (Computing in Memory, 記憶體內運算) 的記憶體，需在記憶體上直接運算出結果，而不是透過 CPU (Central Processing Unit, 中央處理器) 來運算。既有的測試演算法輸入及輸出的 Pattern (測試向量) 是相同的，也就是寫入的資料與讀回的資料是相同的，藉此比對記憶體的資料是否正確。如果針對 CIM 的記憶體，就需要能夠產生及比對出輸入資料與輸出資料是不同的 Pattern，來驗證 CIM 記憶體是否正常。
▲UDA 採用 GUI 介面，讓使用者能快速上手
EZ-TEC 是採用芯測科技「用於產生記憶體自我測試演算法電路之方法 (METHOD FOR GENERATING AN MEMORY BUILT-IN SELF-TEST ALGORITHM CIRCUIT)」元素化架構的 SRAM BIST IP。目前市面上常見的記憶體測試演算法，會有重複測試的行為，因此需要花費更多測試時間與成本。同時，先進製程不斷進度，現有的測試演算法可能無法偵測到先進製程的記憶體缺陷，也無法滿足與時俱進的需求。而芯測科技的 EZ-TEC 即是有效改善此現況的先進技術。同時提供測試工程師彈性的重組測試演算法。既有的測試演算法其執行順序在晶片設計完成就已固定，因此，進入晶片量產測試階段時，無法再做動態調整。EZ-TEC 能夠在晶片量產測試階段，讓測試工程師能夠根據需求調整測試演算法的 Element (元素) 測試順序，如下圖的 W, rWR, Rwr 元素。另外也可以增加或減少元素執行的次數，進而提供記憶體測試的強度，將其不良的晶圓產品剔除，避免品質不佳的晶圓流到客戶端。
▲量產後，EZ-TEC 利用元素調整測試演算法
UDA 搭配 EZ-TEC 可以合為一個獨立的 IP，既不影響到客戶內部本身的 DFT (Design for Testability, 可測試性設計) 方案，還能加上芯測科技的解決方案，僅增加客戶微幅的成本，卻能達到顯著的晶片測試品質提升。如果搭配芯測科技的 Repair 修復技術，還能提高晶片的整體良率，以及更有效地降低 DPPM，讓客戶的晶片達到最佳品質。
